ID บทความ: 000077338 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/10/2018

spl.c:239:8: ข้อผิดพลาด: "CONFIG_SPL_SDRAM_ECC_PADDING" ที่ไม่ได้ประกาศ (ใช้ครั้งแรกในฟังก์ชันนี้)

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • เอฟพีจีเอ Intel® SoC ชุดพัฒนาแบบเอ็มเบ็ดเด็ด Standard Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน Intel® SoC FPGA Embedded Development Suite (SoC EDS) ทําให้ Preloader สําหรับ Cyclone® V และ Arria® V ไม่สามารถคอมไพล์ได้เมื่อมีการกําหนดมาโคร CONFIG_SPL_FPGA_LOAD ในซอฟต์แวร์/spl_bsp/uboot-socfpga/include/configs/socfpga_common.h, และ SDRAM ECC

    ความละเอียด

    เพื่อหลีกเลี่ยงข้อผิดพลาดนี้ ควรปิดใช้งานฟังก์ชัน 'memset' ด้วย#if/#endif มาโครด้านล่าง

    ซอฟต์แวร์/spl_bsp/uboot-socfpga/arch/arm/cpu/armv7/socfpga/spl.c(245)

    /* ทําช่องว่างหน่วยความจําเป็นข้อมูลใน SDRAM */

    #if (CONFIG_HPS_SDR_CTRLCFG_CTRLCFG_ECCEN == 1)

    ขนาดไฟล์ = file_fat_read(CONFIG_SPL_FPGA_FAT_NAME, NULL, 0);

    if (ขนาดไฟล์ != -1) {

    memset(อักขระที่ไม่มีการรับรอง *)((temp_sdram ไฟล์)

    & (CONFIG_SPL_SDRAM_ECC_PADDING - 1),

    0, CONFIG_SPL_SDRAM_ECC_PADDING);

    }

    #endif

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Cyclone® V SX SoC FPGA
    Arria® V SX SoC FPGA
    Cyclone® V SE SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้