สําหรับกรณีที่นาฬิกา TSE ของคุณมาจากตรรกะภายในที่ create_clock หรือ create_generated_clock มีการกําหนดอยู่แล้ว คุณต้องแก้ไขไฟล์ TSE sdc เพื่อลบการบ้านสัญญาณนาฬิกาสําหรับนาฬิกาเหล่านี้
ตัวอย่างเช่น:
ในกรณีที่ PLL ภายในป้อนสัญญาณนาฬิกาเข้า TSE "clk" แทนการใช้พินสัญญาณนาฬิการะดับบนสุด คุณจะได้รับคําเตือน เช่น สัญญาณด้านล่างระหว่างการวิเคราะห์เวลา:
คําเตือน: ละเว้นตัวกรองที่ tse_constraints.sdc(363): ไม่สามารถจับคู่ clk กับพอร์ตได้
**โปรดทราบว่าหมายเลขบรรทัดอาจแตกต่างกันขึ้นอยู่กับการกําหนดค่าคอร์ TSE ของคุณ
สาเหตุของคําเตือนคือ ไฟล์ TSE sdc ประกอบด้วย create_clock การมอบหมายอินพุต "clk" ซึ่งไม่จําเป็นอีกต่อไปเนื่องจากตอนนี้พอร์ต "clk" ของคอร์ TSE ถูกป้อนจากเอาต์พุต PLL ซึ่งมีข้อจํากัดอยู่แล้ว
เพื่อหลีกเลี่ยงคําเตือน เพียงแค่แสดงความคิดเห็นเกี่ยวกับ create_clock ข้อจํากัดตามความจําเป็น
โซลูชันด้านบนมีผลกับนาฬิกา TSE ใดๆ ที่ป้อนจากตรรกะภายในแทนที่จะเป็นพินระดับบนสุด
ข้อจํากัดนี้มีกําหนดเวลาให้แก้ไขในการเปิดตัว IP อีเธอร์เน็ตความเร็วสามเท่าในอนาคต