คุณอาจเห็น IP Altera® PLL ใน IP การกู้คืนสัญญาณนาฬิกาพิกเซลของหีบห่อสูญเสียการล็อกหลังจากการกําหนดค่าใหม่แบบไดนามิกเมื่ออุปกรณ์ FPGAเพิ่มขึ้นสูงกว่าอุณหภูมิห้อง ในกรณีนี้ จะมีการระบุสัญญาณreset_outของ IP การกู้คืนนาฬิกาพิกเซลของหีบหวีดและไม่ได้ดูวิดีโอที่จอภาพ เมื่ออุปกรณ์FPGAเย็นลง วิดีโอที่จอมอนิเตอร์จะกลับมาทํางาน Altera IP PLL จะกลับสู่การล็อกและ reset_out IP การกู้คืนสัญญาณนาฬิกาแบบพิกเซลของวันบาสเซอร์จะไม่ได้รับการยืนยันสัญญาณ สาเหตุหลักของปัญหาคือการตั้งค่า PLL VCO post divider ไม่ถูกต้องซึ่งกําหนดค่าโดย IP การกู้คืนสัญญาณนาฬิกาพิกเซลของตัวย่อ การตั้งค่าที่ไม่ถูกต้องทําให้ความถี่ VCO เกินช่วงตามกฎหมายตามที่ระบุไว้ในเอกสารข้อมูลอุปกรณ์
มีโปรแกรมแก้ไขเพื่อแก้ไขปัญหานี้สําหรับซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 17.1 และสําหรับซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชัน 17.1 Update 1 จากลิงก์ที่เหมาะสมด้านล่าง:
สําหรับ v17.1:
ดาวน์โหลดโปรแกรมแก้ไข 0.16std สําหรับ Windows (.exe)
ดาวน์โหลดโปรแกรมปรับปรุง 0.16std สําหรับ Linux (.run)
ดาวน์โหลดโปรแกรมแก้ไข Readme 0.16std (.txt)
สําหรับ v17.1.1
ดาวน์โหลดโปรแกรมแก้ไข 1.19std สําหรับ Windows (.exe)
ดาวน์โหลดโปรแกรมปรับปรุง 1.19std สําหรับ Linux (.run)
ดาวน์โหลดโปรแกรมแก้ไข Readme 1.19std (.txt)
ปัญหานี้เริ่มขึ้นแล้วในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 19.1