ID บทความ: 000076850 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 29/06/2019

ทําไม PHY Lite สําหรับอินเทอร์เฟซแบบขนานสําหรับIntel® Arria® 10 FPGAการจําลอง IP ล้มเหลวเมื่อตั้งค่าการกําหนดค่าข้อมูลเป็น "ความแตกต่าง"

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 PHY Lite สำหรับอินเทอร์เฟซแบบขนาน
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 19.1 คุณอาจเห็นข้อผิดพลาดในการอ่านการจําลองเมื่อคุณตั้งค่าการกําหนดค่าข้อมูลเป็น "ความแตกต่าง"

    ความละเอียด

    หากต้องการแก้ไขปัญหาเหล่านี้ ให้เปิดไฟล์ *phylite_io_bufs.sv ใต้ไดเรกทอรี altera_phylite_arch_nf_*\sim

     

    เปลี่ยนบรรทัดจาก:

    กําหนดgroup_data_out_n [grp_num][47: GROUP_PIN_WIDTH[grp_num]-1]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num]){1'b0};

    ถึง:

    กําหนดgroup_data_out_n [grp_num][47 : GROUP_PIN_WIDTH[grp_num]]]={(MAX_WIDTH-GROUP_PIN_WIDTH[grp_num] 1){1'b0};

     

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 19.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้