ID บทความ: 000076788 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/07/2012

ข้อผิดพลาดภายใน: ระบบย่อย: TIS_RC, ไฟล์: /quartus/tsm/tis/tis_physical_timing_api.cpp, บรรทัด: 1334

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ในระหว่างการรวบรวมการออกแบบที่มุ่งเป้าArria V หรือ อุปกรณ์ Cyclone V การคอมไพล์อาจล้มเหลวโดยมีข้อผิดพลาด

    Internal Error: Sub-system: TIS_RC, File: /quartus/tsm/tis/tis_physical_timing_api.cpp, Line: 1334

    ข้อผิดพลาดนี้อาจเกิดขึ้นได้หากการออกแบบของคุณมีบล็อก M10K สูง ใช้

    ความละเอียด

    หากการออกแบบของคุณมีภูมิภาค LogicLock ให้อนุญาต Fitter เพื่อวางองค์ประกอบหน่วยความจําไว้ภายนอกภูมิภาค LogicLock ที่กําหนด โดยทําตามขั้นตอนต่อไปนี้:

    1. ในหน้าต่าง LogicLock Regions ให้คลิกขวาที่ ภูมิภาค LogicLock แล้วคลิก คุณสมบัติ
    ใน สมาชิก รายชื่อ แห่ง โต้ ตอบ เลือกองค์ประกอบการออกแบบ
    • คลิก แก้ไข กล่องโต้ตอบ แก้ไขโหนด กล่อง จะเปิดขึ้น
    • ภายใต้ ประเภทองค์ประกอบที่ไม่รวม ให้คลิก แก้ไข กล่องโต้ตอบ ประเภทองค์ประกอบที่ไม่รวม จะเปิดขึ้น
    • เปิดหน่วยความจํา ที่ด้านล่าง ประเภทองค์ประกอบที่ไม่รวม
    • หากการออกแบบของคุณไม่มีภูมิภาค LogicLock หรือหากอนุญาต Fitter เพื่อวางองค์ประกอบหน่วยความจําไว้นอก LogicLock ที่กําหนด ภูมิภาคไม่สามารถแก้ไขข้อผิดพลาดได้ ให้เพิ่มบรรทัดต่อไปนี้ไปยังไฟล์ quartus.ini สําหรับโครงการของคุณ:

      fitter_rams_disallow_packed_mode = on

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้