ID บทความ: 000076679 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 05/05/2021

ทําไมข้อผิดพลาดของ Intel® P-Tile Avalon® Memory Mapped IP สําหรับ PCI Express* Design Example ระหว่างการจําลองหากเปิดใช้งานชุดเครื่องมือดีบักอยู่

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-MM Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1 หรือก่อนหน้า หน่วยความจํา Intel® P-Tile Avalon®แมป Hard IP สําหรับการออกแบบตัวอย่าง PCI Express* ด้วยการเปิดใช้งานคุณสมบัติชุดเครื่องมือดีบักจะรายงานข้อผิดพลาดในระหว่างการจําลอง

    ข้อผิดพลาด-[CFCILFBI] ไม่พบเซลล์ใน liblist ./ /.. //.. /.. /.. /pcie_ed/sim/.. /.. /ip/pcie_ed/pcie_ed_dut/sim/.. /intel_pcie_ptile_ast_200/ซิม/ptile_debug_toolkit/ptile_debug_toolkit.sv, 285

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้ ปิดใช้งาน คุณสมบัติ ชุดเครื่องมือดีบัก เมื่อสร้างสภาพแวดล้อมการจําลอง

    คู่มือผู้ใช้ Intel® FPGA P-Tile Avalon®แมป IP สําหรับ PCI Express* มีกําหนดที่จะอัปเดตรายละเอียดเกี่ยวกับข้อจํากัดนี้

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Stratix® 10 DX

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้