ID บทความ: 000076630 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 14/08/2017

ข้อผิดพลาด (12077): อินสแตนซ์โหนด "altera_mult_add_rtl2" สร้างอินสแตนซ์ใหม่ด้วยพารามิเตอร์ที่ไม่รู้จัก "ACCUM_SLOAD_PIPELINE_SCLR"

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับ IP Cyclone® V FPGA ALTMULT_COMPLEX ในซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 17.0 คุณอาจเห็นข้อผิดพลาดข้างต้นในระหว่างการคอมไพล์หากประเภทไฟล์รูปแบบ IP เป็น VHDL

    ความละเอียด

    ในการหลีกเลี่ยงปัญหานี้ ให้ใช้ประเภทไฟล์รูปแบบ IP Verilog

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Standard Edition เวอร์ชั่น 18.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้