ID บทความ: 000076599 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 14/02/2012

ตัวอย่างการออกแบบArria V พร้อมอินเทอร์เฟซหน่วยความจําฮาร์ดใช้นาฬิกาที่ไม่ถูกต้อง

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    ปัญหานี้มีผลต่อ DDR2 และ DDR3, QDR II, และ RLDRAM II ผลิตภัณฑ์

    Fabric อินเทอร์เฟซหน่วยความจําฮาร์ดใน Arria V รองรับนาฬิกา อัตราสูงสุด 267 MHz การออกแบบตัวอย่างที่มาพร้อมกับ IP คือ ตอกบัตรเข้าด้วย pll_afi_clkที่ 533 MHz การออกแบบตัวอย่าง ควรต pll_half_afi_clk อกบัตรแทน

    ความละเอียด

    วิธีแก้ไขปัญหาสําหรับปัญหานี้คือการปรับเปลี่ยนการออกแบบตัวอย่าง เพื่อใช้pll_half_afi_clkแทนpll_afi_clk as the clock

    ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้