** คําเตือน nofile(37) ในภูมิภาคที่ได้รับการปกป้อง

สิ่งแวดล้อม

ทรัพย์สินทางปัญญาเอฟพีจีเอ

การจำลองแบบ

คำอธิบาย คุณอาจประสบกับคําเตือนข้างต้นขณะจําลองคอนโทรลเลอร์หน่วยความจํา DDR3 UniPHY ที่ใช้ VHDL กับ ModelSim เมื่อคอนโทรลเลอร์หน่วยความจํา DDR3 ถูกสร้างขึ้นใน VHDL แบบจําลองย่อย Verilog และ SystemVerilog ทั้งหมดจะได้รับการเข้ารหัสเพื่อให้สามารถจําลองด้วยโปรแกรมจําลองภาษาเดียวได้ หากมีคําเตือนเกิดขึ้นในชุดไฟล์ที่เข้ารหัส จะมีการสร้างข้อความคมชัดเช่นข้อความด้านบน

ความละเอียด

ตรวจสอบให้แน่ใจว่าไฟล์ DDR3 ถูกคอมไพล์ตามลําดับที่ระบุในไฟล์ msim_setup.tcl ในไดเรกทอรี _sim ไฟล์ใด ๆ ที่รวบรวมออกมาจากคําสั่งซื้ออาจส่งผลให้มีคําเตือนข้างต้น

หากคุณยังคงเห็นคําเตือนข้างต้นหลังจากรวบรวมไฟล์ตามลําดับที่ถูกต้องคุณจะต้องสร้างคอนโทรลเลอร์หน่วยความจํา DDR3 UniPHY ที่ใช้ Verilog และใช้ไฟล์ Verilog และ SystemVerilog ที่ไม่มีการเข้ารหัสแทนไฟล์ที่เข้ารหัสเพื่อแยกแหล่งที่มาของคําเตือน ซึ่งต้องใช้การจําลองสองภาษา เช่น ModelSim SE

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 19 ผลิตภัณฑ์

Cyclone® V GT FPGA

Cyclone® V SX SoC FPGA

Stratix® V GX FPGA

Stratix® V GT FPGA

Cyclone® V GX FPGA

Stratix® V GS FPGA

Arria® V GZ FPGA

Arria® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Arria® V ST SoC FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Stratix® IV GX FPGA

Stratix® III FPGA

Stratix® IV GT FPGA

Cyclone® V E FPGA

Stratix® V E FPGA

Cyclone® V SE SoC FPGA

Stratix® IV E FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

** คําเตือน nofile(37) ในภูมิภาคที่ได้รับการปกป้อง

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์