ID บทความ: 000076497 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 18/01/2017

ทําไมสัญญาณสถานะrx_latency_adjและtx_latency_adjสําหรับ 1588 ที่เปิดใช้งาน 1G/2.5G/5G/10G Multi-rate Ethernet PHY ไม่เสถียรเมื่อมีการรีเซ็ต

สิ่งแวดล้อม

    Intel® Quartus® Prime Pro Edition
    IP เอฟพีจีเอ Intel® 1G 2.5G 5G 10G Multi-rate Ethernet PHY
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากพฤติกรรมของทรัพย์สินทางปัญญา (IP) คุณอาจพบว่าค่า การสังเกตrx_latency_adj และ tx_latency_adj กําลังเปลี่ยนแปลงสําหรับการซ้ําจํานวนหนึ่งก่อนที่จะได้รับค่าคงที่

ความละเอียด

ไม่ต้องแก้ไขปัญหาใดๆ ซึ่งเป็นลักษณะการทํางานที่คาดหวัง ค่าความหน่วงที่ถูกต้องคือค่าคงที่หลังจากผ่านไปจํานวนหนึ่งหากมีการซ้ํา ค่าความหน่วงแฝงจะเปลี่ยนไปหลังจากรีเซ็ตเมื่อมีการคํานวณทางสถิติ ดังนั้นจะต้องมีการซ้ําจํานวนหนึ่งก่อนที่จะคํานวณเป็นค่าคงที่อีกครั้ง

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

Arria® V GX FPGA
Arria® V SX SoC FPGA
Arria® V GT FPGA
Arria® V ST SoC FPGA
Arria® V GZ FPGA
Stratix® V GX FPGA
Stratix® V GT FPGA
Intel® Arria® 10 GT FPGA
Intel® Arria® 10 GX FPGA
Intel® Arria® 10 SX SoC FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทําขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรพึ่งพาความสมบูรณ์หรือความถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคําแปล เวอร์ชันภาษาอังกฤษจะมีผลบังคับและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้