เมื่อ Intel® Stratix® 10 Partial Reconfiguration Controller Intel® FPGA IPตรวจพบบิตสตรีมบางส่วนเสียหาย ก็จะตั้งค่าสถานะ[2.0] = 3'b100 = PR_ERRORจะถูกเรียกใช้ สัญญาณavst_sink_readyจะถูกลบออก และตัวควบคุมการกําหนดค่าบางส่วนใหม่Intel® FPGA IPจะไม่ยอมรับบิตการกําหนดค่าบางส่วนเพิ่มเติมจนกว่าจะมีการรีเซ็ต IP โดยใช้พอร์ตรีเซ็ต
ก่อนที่จะรีเซ็ตคอนโทรลเลอร์การกําหนดค่าบางส่วนใหม่Intel® FPGA IPจําเป็นต้องตรวจสอบให้แน่ใจว่ามีการล้างบิตสตรีมบางส่วนที่เหลือออกจากไปป์ไลน์การสตรีมAvalon® แล้วจึงยืนยันการรีเซ็ตเป็นIntel® FPGA IPคอนโทรลเลอร์การกําหนดค่าบางส่วน
ในการแก้ไขปัญหานี้ ให้ใช้ RTL เพื่อตรวจสอบ สถานะพอร์ต[2.0] และสร้างสัญญาณ avst_sink_ready หรี่ๆ ไปยัง Intel® Stratix® 10 Partial Reconfiguration Controller Intel® FPGA IP Master เมื่อมีการระบุ PR_ERROR และตรวจสอบให้แน่ใจว่าการสลับ avst_sink_valid เสร็จสิ้นแล้ว ซึ่งจะช่วยให้มั่นใจได้ว่าบิตการกําหนดค่าบางส่วนที่เหลืออยู่จะถูกล้างออกจากไปป์ไลน์การสตรีมAvalon® แล้วใช้ การรีเซ็ต กับIntel® FPGA IPคอนโทรลเลอร์การกําหนดค่าบางส่วนIntel® Stratix® 10
เมื่อเสร็จสิ้นแล้ว จะสามารถเริ่มส่งบิตการกําหนดค่าใหม่บางส่วนที่ดีไปยังตัวควบคุมการกําหนดค่าบางส่วนใหม่Intel® FPGA IP