ID บทความ: 000076487 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/07/2020

ทําไมเอาต์พุต Intel® FPGA IP FFT ไม่ตรงกันจึงส่งผลให้เกิดการจําลองระหว่างโมเดล MATLAB* ที่สร้าง IP กับโมเดล HDL

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® FFT
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาเกี่ยวกับ FFT Intel® FPGA IP เวอร์ชั่น 19.1 คุณอาจสังเกตเห็นปัญหาข้างต้นในการจําลองหากความกว้างเอาต์พุตข้อมูลของ IP ไม่ถูกกําหนดค่าตามความกว้างที่รองรับสูงสุด

    ความละเอียด

    เพื่อหลีกเลี่ยงปัญหานี้ ให้กําหนดค่าความกว้างเอาต์พุตข้อมูลเป็นความกว้างสูงสุดที่รองรับใน IP

    ปัญหานี้ยังไม่ได้รับการกําหนดเวลาให้ได้รับการแก้ไขใน Intel® FPGA IP FFT เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 10 ผลิตภัณฑ์

    Arria® V FPGA และ SoC FPGA
    Stratix® IV FPGA
    Arria® II FPGA
    Intel® MAX® 10 FPGA
    Cyclone® IV FPGA
    Stratix® V FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA
    Cyclone® V FPGA และ SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้