ID บทความ: 000076486 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/10/2020

เมื่อใช้ Intel® Arria® 10 PCIe Hard IP ใน CvP หรือโหมดอัตโนมัติ จะสามารถปรับเทียบ PLL หรือตัวรับส่งสัญญาณในโหมดผู้ใช้ได้ หากสัญญาณนาฬิกาอ้างอิงไม่เสถียรในระหว่างการเปิดเครื่อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อใช้ Intel® Arria® 10 PCIe Hard IP ในโหมด CvP หรือ Autonomous ข้อกําหนดให้นาฬิกาอ้างอิง PCIe มีความเสถียรจากการเปิดเครื่องหรือมีเสถียรภาพจากจุดที่เปิดใช้งานก่อนที่จะเปิดตัว nPERST#

    นาฬิกาอ้างอิง PCIe ต้องไม่เสถียรระหว่างลูปแบบเฟส PCIe Hard IP หรือเฟสการปรับเทียบตัวรับส่งสัญญาณ
     

    ความละเอียด

    คุณจะไม่สามารถปรับเทียบโหมดผู้ใช้ใหม่ของตัวรับส่งสัญญาณได้หากเกิดเหตุการณ์นี้ขึ้น

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA
    Intel® Arria® 10 GX FPGA
    Intel® Arria® 10 GT FPGA
    Intel® Arria® 10 SX SoC FPGA
    Intel® Cyclone® 10 GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้