ID บทความ: 000076470 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 27/08/2013

ทําไมเอาต์พุตสัญญาณนาฬิกา altpll ที่เลือกไว้ไม่เปลี่ยนเฟสเมื่อฉันดําเนินการขั้นตอนเฟสโดยใช้คุณสมบัติ Dynamic Phase Stepping แม้ว่าสัญญาณเอาต์พุตเอาต์พุต altpll Phase Done จะพัลส์ต่ําในอุปกรณ์ Stratix III และ Cyclone III

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ใน Stratix® III และอุปกรณ์ Cyclone® III การออกแบบโดยใช้คุณสมบัติการก้าวของเฟสแบบไดนามิกอาจเห็นสถานการณ์ที่มีการปรับเฟสสัญญาณนาฬิกาเอาต์พุตที่ไม่ถูกต้องหากพอร์ต phasecounterselect[] ถูกป้อนโดยค่าคงที่ ซึ่งมีผลต่อซอฟต์แวร์การออกแบบ Quartus® II เวอร์ชั่น 7.2 SP3 และก่อนหน้า

    หากสถานการณ์นี้เกิดขึ้น ให้ใส่ตรรกะเพิ่มเติมที่ด้านหน้าพอร์ต altpll phasecounterselect[] หรือลงทะเบียนค่าคงที่ที่ป้อนพอร์ตนี้ ในกรณีหลัง คุณอาจต้องใช้คุณลักษณะการเก็บรักษาเพื่อป้องกันไม่ให้การลงทะเบียนถูกสังเคราะห์

     

    ความละเอียด

    ซึ่งได้รับการแก้ไขในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Stratix® III FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้