ID บทความ: 000076453 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 26/11/2016

เหตุใดการออกแบบ Intel® Arria® 10 FPGA DDR4 ของฉันจึงล้มเหลวในการคอมไพล์ในอุปกรณ์ที่เหมาะสมเมื่อฉันเลือก "เลือกตําแหน่งโดยอัตโนมัติ" สําหรับการจัดวางพิน ALERT#

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • Intel® Quartus® Prime Pro Edition
  • Intel® Quartus® Prime Lite Edition
  • IP เอฟพีจีเอ Intel® Arria® 10 อินเทอร์เฟซหน่วยความจำภายนอก
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    หากเลือกตัวเลือก "เลือก location" โดยอัตโนมัติในแท็บ ทอโลยีหน่วยความจํา/ ทอทอโลยี หน่วยความจําของ Intel® Arria® 10 FPGA DDR4 IP Editor IP จะเลือกการกําหนดค่าพินสําหรับสัญญาณ mem_alert_n โดยอัตโนมัติ หากมีการเลือกตัวเลือกนี้และมีการใช้ข้อจํากัดของสถานที่ที่ขัดแย้งกับพิน mem_alert_n ข้อผิดพลาดที่เหมาะสมจะเกิดในระหว่างการคอมไพล์

    ข้อผิดพลาดที่เหมาะสมจะรวมถึงข้อความเหล่านี้:

    ข้อผิดพลาด (14566): Fitter ไม่สามารถวางส่วนประกอบอุปกรณ์ต่อพ่วง 1 ส่วนประกอบได้เนื่องจากขัดแย้งกับข้อจํากัดที่มีอยู่ (1 พิน)

    ข้อผิดพลาด (15307): ไม่สามารถใช้การมอบหมายโครงการกับการออกแบบได้เนื่องจากการบ้านผิดกฎหมายหรือขัดแย้งกัน โปรดดูข้อความอื่นๆ สําหรับการดําเนินการแก้ไข

    ความละเอียด

    หากคุณใช้ตัวเลือก "เลือกสถานที่ตั้งโดยอัตโนมัติ" ให้ลบการกําหนดตําแหน่งและข้อจํากัดทั้งหมดสําหรับสัญญาณ mem_alert_n ใน ของคุณ ไฟล์ QSF Intel แนะนําให้วางสัญญาณ mem_alert_n ในธนาคารที่อยู่/คําสั่งด้วยตนเองสําหรับระยะขอบของเวลาที่เหมาะสมโดยเลือกตัวเลือก "เลน I/O พร้อมที่อยู่/พินคําสั่ง"

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้