เนื่องจากปัญหาใน eSRAM Intel® FPGA IP ในซอฟต์แวร์ Intel Quartus® Prime Pro เวอร์ชั่น 19.3 และก่อนหน้า หากโครงการของคุณใช้สอง eSRAM คุณจะเห็นข้อความเตือนนี้หลังจากการวิเคราะห์และการสังเคราะห์ :
คําเตือน(16817): คําเตือน Verilog HDL ที่ iopll.v(30): เขียนทับคําจํากัดความก่อนหน้าของโมดูล iopll
หาก eSRAMs ทั้งสองมีพารามิเตอร์ PLL เดียวกัน (ความถี่สัญญาณนาฬิกาอ้างอิง PLL และ ความถี่สัญญาณนาฬิกาที่ต้องการ PLL) สามารถละเลยข้อความเตือนได้
หาก eSRAMs ทั้งสองมีพารามิเตอร์ PLL ที่แตกต่างกัน หลังจากการคอมไพล์พวกเขาจะถูกตั้งค่าเป็นความถี่ PLL เดียวกันที่นํามาจากหนึ่งในพารามิเตอร์ eSRAM IP ดูข้อมูลสรุปการใช้งาน Quartus Fitter > Plan stage > PLL เพื่อสังเกตความถี่ eSRAM I/O PLL ที่นํามาใช้
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1