ID บทความ: 000076291 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 25/06/2020

คําเตือน(16817): คําเตือน Verilog HDL ที่ iopll.v(30): เขียนทับคําจํากัดความก่อนหน้าของโมดูล iopll

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาใน eSRAM Intel® FPGA IP ในซอฟต์แวร์ Intel Quartus® Prime Pro เวอร์ชั่น 19.3 และก่อนหน้า หากโครงการของคุณใช้สอง eSRAM คุณจะเห็นข้อความเตือนนี้หลังจากการวิเคราะห์และการสังเคราะห์ :

    คําเตือน(16817): คําเตือน Verilog HDL ที่ iopll.v(30): เขียนทับคําจํากัดความก่อนหน้าของโมดูล iopll

     

    หาก eSRAMs ทั้งสองมีพารามิเตอร์ PLL เดียวกัน (ความถี่สัญญาณนาฬิกาอ้างอิง PLL และ ความถี่สัญญาณนาฬิกาที่ต้องการ PLL) สามารถละเลยข้อความเตือนได้

    หาก eSRAMs ทั้งสองมีพารามิเตอร์ PLL ที่แตกต่างกัน หลังจากการคอมไพล์พวกเขาจะถูกตั้งค่าเป็นความถี่ PLL เดียวกันที่นํามาจากหนึ่งในพารามิเตอร์ eSRAM IP ดูข้อมูลสรุปการใช้งาน Quartus Fitter > Plan stage > PLL เพื่อสังเกตความถี่ eSRAM I/O PLL ที่นํามาใช้

    ความละเอียด

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 MX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้