ID บทความ: 000076149 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 16/07/2013

คําเตือนที่สําคัญ (176575): ไม่สามารถใช้ PLL ด้านบน/ล่างหรือซ้าย/ขวา <pll name="">เนื่องจากสัญญาณนาฬิกาอินพุตของ PLL ใช้ LVDS มาตรฐาน I/O และมีความถี่ 800 MHz อย่างไรก็ตาม อุปกรณ์ดังกล่าวรองรับความถี่สูงสุด 762 MHz เท่านั้น</pll>

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณจะได้รับข้อผิดพลาดนี้เมื่อพยายามกําหนดอัตราสลับที่ 800MHz หรือมากกว่าและการมอบหมาย LVDS I/O ให้กับพินนาฬิกาในอุปกรณ์ IV Stratix®ที่มีความหนาแน่น 820, 530, 360 และ 290

    ตาราง 1-42 ใน คุณสมบัติ DC และสวิตช์สําหรับอุปกรณ์ IV Stratix (PDF) ระบุว่าสําหรับอุปกรณ์เกรดความเร็ว -2/-2X รองรับfHSCLK_in (ความถี่สัญญาณนาฬิกาอินพุต) ได้รับการสนับสนุนสําหรับมาตรฐาน True Differential I/O  ซึ่งไม่ใช้กับอุปกรณ์ที่มีความหนาแน่นสูงกว่าที่ระบุไว้ข้างต้น

    ความละเอียด ตาราง 1-42 มีกําหนดการแก้ไขเพื่อให้ระบุว่า 762MHz เป็นความถี่สูงสุดที่รองรับในอุปกรณ์ที่มีความหนาแน่นสูง

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Stratix® IV GT FPGA
    Stratix® IV GX FPGA
    Stratix® IV E FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้