ปัญหาสำคัญ
คำอธิบาย
เมื่อคอร์ SERIALLite II IP สร้างไฟล์ SDC คุณ ต้องแก้ไขไฟล์เพื่อรวมข้อมูลสัญญาณนาฬิกาของตัวรับส่งสัญญาณ ตามการออกแบบของคุณ คอร์ SERIALLite II IP สร้างขึ้น ไฟล์ SDC เป็นอิสระ
ต้องระบุชื่อสัญญาณนาฬิกาตัวรับส่งสัญญาณสําหรับtx_clkoutและrx_clkoutของคอร์ PHY แบบกําหนดเอง ใช้ในข้อจํากัดของกลุ่มนาฬิกาแบบอสมวารในไฟล์ SDC เพื่อผสานรวมการออกแบบของคุณระหว่างคอร์ SerialLite II IP และ คอร์ IP PHY แบบกําหนดเอง
ต้องระบุชื่อสัญญาณนาฬิกาตัวรับส่งสัญญาณสําหรับtx_clkoutและrx_clkoutของคอร์ PHY แบบกําหนดเอง และตั้งค่าไว้ที่สัญญาณนาฬิกาคอร์ (rdp/hdp clock) เข้าแบบอะซิงโครนัส ไฟล์ SDC ก่อนที่คุณจะคอมไพล์และเรียกใช้งานตัววิเคราะห์เวลา
ปัญหานี้มีผลต่อการออกแบบ SerialLite II ทั้งหมดโดยใช้ Arria V Cyclone V หรืออุปกรณ์ Stratix V
ปัญหานี้จะไม่ได้รับการแก้ไข