คำอธิบาย
ข้อผิดพลาดนี้อาจพบได้ในระหว่างการสังเคราะห์ระบบ Qsys ที่สร้างขึ้น VHDL เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.0 ตัวเขียน HDL เผยแพร่ประเภทข้อมูล "บวก" ที่ไม่ถูกต้องทําให้ไม่สามารถประกาศส่วนประกอบ VHDL ได้
ความละเอียด
วิธีแก้ไขปัญหานี้ในซอฟต์แวร์ Quartus II เวอร์ชั่น 13.0:
- เลือก Verilog สําหรับการสังเคราะห์ใน Qsys GUI
หรือ
- แก้ไขชื่อส่วนประกอบ<>_hw.tcl สําหรับ IP ที่ได้รับผลกระทบในเครื่องมือแก้ไขข้อความและเปลี่ยนประเภทพารามิเตอร์จาก "positive" เป็นจํานวนเต็ม"
ขณะนี้ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขสําหรับซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต