ID บทความ: 000075916 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

เมื่อฉันจําลองการกําหนดค่า PCI Express (PIPE) x8 ในอุปกรณ์ Stratix IV GX ทําไมพอร์ต Coreclkout [1] จึงอยู่ในระดับต่ําเสมอ

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เมื่อคุณสร้างอินสแตนซ์ตัวรับส่งสัญญาณ IV GX Stratix®ในการกําหนดค่า PCI Express (PIPE) x8 ตัวจัดการปลั๊กอิน ALTGX MegaWizard® จะมีพอร์ตเอาต์พุตสองบิต หนึ่งตัวสําหรับแต่ละ coreclkout บล็อกตัวรับส่งสัญญาณ

 

Alteraได้ระบุว่าในระหว่างการจําลองการทํางานของการกําหนดค่าcoreclkout[1]ข้างต้น จะติดอยู่ที่ศูนย์ลอจิกเสมอ ลักษณะการทํางานที่คาดไว้คือจะมีการเปลี่ยนแปลงทั้งcoreclkout[0]ใน และcoreclkout[1]

 

การแก้ไขปัญหาชั่วคราว: Alteraแนะนําให้คุณใช้พอร์ตเดียว coreclkout[0] เพื่อนาฬิกาตรรกะผู้ใช้ในการออกแบบของคุณ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® IV GX FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้