ID บทความ: 000075705 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 08/06/2015

ทําไมฉันถึงเห็นความหน่วงแฝงของตัวรับสัญญาณมากเกินไปเมื่อใช้ความหน่วงแฝงต่ําหรือ Native PHY, โหมดพื้นฐาน 10G PCS บนอุปกรณ์ Stratix V GX หรือ Arria V GZ

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจเห็นความหน่วงแฝงของตัวรับสัญญาณมากเกินไปเมื่อใช้ความหน่วงแฝงต่ําหรือ Native PHY, โหมดพื้นฐาน 10G PCS บนอุปกรณ์ Stratix® V GX หรือ Arria® V GZ ภายใต้เงื่อนไขต่อไปนี้:

  • Bit Slip ถูกเลือกเป็นโหมด Word Alignment
  • อัตราส่วนเกียร์ได้รับการกําหนดค่าสําหรับ 66:40, 64:32 หรือ 50:40

สําหรับการกําหนดค่า PHY ของตัวรับส่งสัญญาณด้านบน ความหน่วงลูปเซิร์ฟแบบไปกลับอาจเพิ่มขึ้น 1-23 รอบสัญญาณนาฬิกาแบบขนานเพิ่มเติมหากพอร์ต rx_bitslip สลับมากกว่าความกว้างของอินเทอร์เฟซ Fabric FPGA -1 เท่า

ความละเอียด

ในการแก้ไขปัญหานี้ คุณไม่ควรสลับพอร์ตrx_bitslipที่มีความกว้างของอินเทอร์เฟซ Fabric มากกว่า FPGA -1 เท่าสําหรับการกําหนดค่า PHY ของตัวรับส่งสัญญาณด้านบน

 

Alteraแนะนําให้ทําการแยกrx_bitslipชีพจรด้วยรอบสัญญาณนาฬิกาแบบขนานอย่างน้อย 20 รอบ เพื่อหาความหน่วงแฝงในไปป์ไลน์ของ PCS ของตัวรับส่งสัญญาณ

 

วิธีแก้ปัญหาอื่นๆ คือการใช้ฟังก์ชัน rx_clkslip บน Native PHY

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V GS FPGA
Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้