คำอธิบาย
คุณอาจเห็นความหน่วงแฝงของตัวรับสัญญาณมากเกินไปเมื่อใช้ความหน่วงแฝงต่ําหรือ Native PHY, โหมดพื้นฐาน 10G PCS บนอุปกรณ์ Stratix® V GX หรือ Arria® V GZ ภายใต้เงื่อนไขต่อไปนี้:
-
Bit Slip ถูกเลือกเป็นโหมด Word Alignment
-
อัตราส่วนเกียร์ได้รับการกําหนดค่าสําหรับ 66:40, 64:32 หรือ 50:40
สําหรับการกําหนดค่า PHY ของตัวรับส่งสัญญาณด้านบน ความหน่วงลูปเซิร์ฟแบบไปกลับอาจเพิ่มขึ้น 1-23 รอบสัญญาณนาฬิกาแบบขนานเพิ่มเติมหากพอร์ต rx_bitslip สลับมากกว่าความกว้างของอินเทอร์เฟซ Fabric FPGA -1 เท่า
วิธีแก้ไข
ในการแก้ไขปัญหานี้ คุณไม่ควรสลับพอร์ตrx_bitslipที่มีความกว้างของอินเทอร์เฟซ Fabric มากกว่า FPGA -1 เท่าสําหรับการกําหนดค่า PHY ของตัวรับส่งสัญญาณด้านบน
Alteraแนะนําให้ทําการแยกrx_bitslipชีพจรด้วยรอบสัญญาณนาฬิกาแบบขนานอย่างน้อย 20 รอบ เพื่อหาความหน่วงแฝงในไปป์ไลน์ของ PCS ของตัวรับส่งสัญญาณ
วิธีแก้ปัญหาอื่นๆ คือการใช้ฟังก์ชัน rx_clkslip บน Native PHY
