เนื่องจากปัญหาเกี่ยวกับ Intel® FPGA P-Tile Avalon Streaming IP สําหรับตัวอย่างการออกแบบ PCI Express* อินเทอร์เฟซการกําหนดค่าใหม่จะถูกส่งออกไปยังพิน/พอร์ตระดับสูงสุดอย่างไม่ถูกต้อง
ซึ่งอาจทําให้เกิดความไม่เสถียรในการออกแบบโดยขึ้นอยู่กับสัญญาณที่เชื่อมต่อกับพินเหล่านี้บน PCB ที่แท้จริง
ส่งออกสัญญาณต่อไปนี้ไปยังระดับบนอย่างไม่ถูกต้อง
dummy_user_avmm_rst_reset
p0_config_tl_dl_timer_update
xcvr_reconfig_read
xcvr_reconfig_readdatavalid
xcvr_reconfig_waitrequest
xcvr_reconfig_write
p0_config_tl_tl_cfg_add
p0_config_tl_tl_cfg_ctl
p0_config_tl_tl_cfg_func
p0_tx_cred_tx_cdts_type
p0_tx_cred_tx_data_cdts_consumed
xcvr_reconfig_address
xcvr_reconfig_writedata
xcvr_reconfig_readdata
เพื่อแก้ไขปัญหานี้ แก้ไข RTL ระดับสูงสุดเพื่อหยุดยั้งสัญญาณเหล่านี้ไม่ให้ถูกส่งออก หรือใช้การกําหนดพินเสมือนเพื่อให้บรรลุเป้าหมายเดียวกัน
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.3