คุณอาจเห็นข้อผิดพลาด Quartus® II Fitter ต่อไปนี้กับอุปกรณ์ Stratix® V GX และ Arria® V GX หากคุณพยายามวางช่องสัญญาณลอจิก 0 ของ IP PHY ตัวรับส่งสัญญาณที่ถูกผูกไว้บนช่องสัญญาณตัวรับส่งสัญญาณที่ไม่มีการเข้าถึงบล็อกตัวแบ่งสัญญาณนาฬิกากลาง
"ข้อผิดพลาด (178004): ไม่พบตําแหน่งสําหรับ Clock Divider ที่เปิดใช้งานการกําหนดเส้นทางของบรรทัดนาฬิกาเชื่อมข้อมูล"
ในอุปกรณ์รับส่งสัญญาณ Stratix V และ Arria V จะมีช่องสัญญาณทางกายภาพเพียง 1 และ 4 ช่องภายในบล็อกตัวรับส่งสัญญาณเท่านั้นที่สามารถเข้าถึงตัวแบ่งสัญญาณนาฬิกากลางได้
ในการแก้ไขปัญหานี้ ให้กําหนดช่องสัญญาณลอจิก 0 ของ PHY IP ไปยังช่องสัญญาณทางกายภาพ 1 หรือ 4 ของธนาคารตัวรับส่งสัญญาณ
ข้อมูลนี้จะได้รับการอัปเดตในเวอร์ชันในอนาคตของตัวรับส่งสัญญาณ Altera PHY IP Core คู่มือผู้ใช้
ข้อจํากัดนี้ถูกลบในเวอร์ชัน 11.1.1 ของซอฟต์แวร์ Quartus® II