คำอธิบาย
เนื่องจากปัญหาที่ทราบกันในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.1 และก่อนหน้า เมื่อใช้ INTEL® FPGA IP JESD204C ในโหมด TX ในอุปกรณ์ Intel® Stratix® FPGA 10 FPGA หรือ Intel Agilex® 7 และถูกปรับตั้งค่าเป็นโหมด Subclas 1 ที่เปิดใช้งานการปรับประสิทธิภาพ CSR j204c_tx_avst_ready สัญญาณ Avalon-ST จะต่ําตลอดไป
ปัญหานี้ไม่มีผลต่อตัวแปร Subclass 0 ที่มีการเปิดใช้งานการปรับประสิทธิภาพ CSR หรือตัวแปร Subclas 1 ด้วยการปิดใช้งานการเพิ่มประสิทธิภาพ CSR
ความละเอียด
ไม่มีวิธีแก้ไขปัญหาสําหรับปัญหานี้
เพื่อหลีกเลี่ยงปัญหานี้ อย่าใช้คุณสมบัติการปรับแต่งประสิทธิภาพ CSR ในโหมด Subclass 1
ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2