ID บทความ: 000075653 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 12/09/2014

ข้อผิดพลาด: พารามิเตอร์ PLL Output Counter 'output_clock_frequency' ถูกตั้งค่าเป็นค่าที่ไม่ถูกต้องของ <clock frequency=""> บนโหนด gpll~PLL_OUTPUT_COUNTER'</clock>

สิ่งแวดล้อม

  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจได้รับข้อผิดพลาดนี้ในซอฟต์แวร์ Quartus® II เมื่อ Device Speed Grade ที่เลือกไว้ใน Altera Phase-Locked Loop (Altera PLL) IP Core MegaCore® ไม่ตรงกับเกรดความเร็วของอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V

    ความละเอียด ตรวจสอบให้แน่ใจว่า เกรดความเร็วของอุปกรณ์ ที่เลือกไว้ใน Altera PLL IP Core MegaCore ตรงกับเกรดความเร็วของอุปกรณ์เป้าหมายของคุณ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 18 ผลิตภัณฑ์

    Arria® V GZ FPGA
    Cyclone® V SX SoC FPGA
    Stratix® V FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA
    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V FPGA และ SoC FPGA
    Arria® V GT FPGA
    Arria® V SX SoC FPGA
    Cyclone® V FPGA และ SoC FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้