ID บทความ: 000075633 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 15/03/2019

ทําไมสัญญาณserdes_pll_lockedของ PCI* Express Hard IP บนของอุปกรณ์ Intel® Cyclone® V ไม่ล็อก

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Cyclone® V Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหากับซอฟต์แวร์ Intel® Quartus® Prime อุปกรณ์ Intel® Cyclone® V ที่มีช่องรับส่งสัญญาณ 6 ช่อง และ PCIe* Hard IP สองตัวจะเห็นปัญหาที่ไม่สามารถล็อกสัญญาณ serdes_pll_locked ของ PCIe* Hard IP บนได้ PCIe Hard IP ที่ต่ํากว่าไม่มีปัญหานี้และกําลังทํางานอย่างถูกต้อง

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้เรียกใช้ สคริปต์ enable_rx_pma_direct.xml ที่ด้านบนของไฟล์ SOF ที่สร้างขึ้นโดย Quartus

    เรียกใช้สคริปต์จากบรรทัดคําสั่งตามที่แสดงด้านล่าง ดาวน์โหลดสคริปต์ .xml จากที่นี่ และเรียกใช้จากไดเรกทอรีเดียวกันกับไฟล์โครงการ Quartus (.qpf)

    quartus_asm -e -x enable_rx_pma_direct.xml

     

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Cyclone® V FPGA และ SoC FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้