ID บทความ: 000075517 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/08/2021

ทําไมตัวอย่างการออกแบบ Intel® FPGA P-Tile Avalon® Streaming IP สําหรับ PCI Express* ในการกําหนดค่า Gen3 ล้มเหลวในการกําหนดเวลาในxcvr_reconfig_clk

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Avalon-ST Intel® Stratix® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2 Intel® FPGA P-Tile Avalon® Streaming IP สําหรับตัวอย่างการออกแบบ PCI Express* ในการกําหนดค่า Gen3 ล้มเหลวxcvr_reconfig_clkการกําหนดเวลาการตั้งค่าเมื่อเปิดใช้งานชุดเครื่องมือดีบัก P-Tile
    การละเมิดเวลาไม่มีผลต่อผลลัพธ์ของชุดเครื่องมือดีบัก P-Tile

    ความละเอียด

    มีโปรแกรมแก้ไขเพื่อแก้ไขปัญหานี้สําหรับซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.2
    ดาวน์โหลด และ ติดตั้ง Patch 0.23 จากลิงก์ที่เหมาะสมด้านล่าง

    ปัญหานี้แก้ไขได้ด้วยซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 21.3

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    เอฟพีจีเอ Intel® Stratix® 10 DX
    เอฟพีจีเอและเอฟพีจีเอ SoC Intel® Agilex™ 7 F-ซีรีส์

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้