คำอธิบาย
IP การสตรีมมิ่ง L-/H-Tile Avalon® สําหรับ PCI Express ไม่ตรวจสอบสถานะของ MSI Enable บิตของการลงทะเบียนการควบคุมข้อความ MSI หรือ Bus Master Enable บิตของการลงทะเบียนคําสั่ง PCI และจะสร้างหน่วยความจํา Dword เดี่ยว Write TLP เพื่อส่งสัญญาณการขัดจังหวะของ MSI Express บนลิงก์ PCI Express ทุกครั้งที่ สัญญาณ app_msi_req ได้รับยืนยัน
ความละเอียด
ในการแก้ไขปัญหานี้ ตรรกะแอปพลิเคชันผู้ใช้ต้องตรวจสอบสถานะของบิต MSI Enable และ Bus Master Enable ก่อนที่จะรับรองสัญญาณ app_msi_req
ข้อมูลนี้ถูกเพิ่มเข้าใน IP ของ 2021.09.17 ในการสตรีมมิ่ง L- และ H-tile Avalon® Virtualization (SR-IOV) สําหรับคู่มือผู้ใช้ PCI Express