ID บทความ: 000075497 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 23/10/2018

ทําไมฉันจึงเขียนและอ่านค่าที่ไม่ถูกต้องเมื่อเข้าถึงตัวรับส่งสัญญาณ PMA & PCS registers ภายในตัวอย่างการออกแบบอีเธอร์เน็ต Intel® Stratix® 10 ความหน่วงต่ํา 40G

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® สำหรับ Arria® 10 และ Stratix® V Ethernet 40G ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 18.1 การเขียนไปยังตัวรับส่งสัญญาณ PMA และการลงทะเบียน PCS ภายใน Intel® Stratix® 10 Low Latency 40G Ethernet Design Example จะไม่มีผล นอกจากนี้ การอ่านจากตัวรับส่งสัญญาณ PMA และการลงทะเบียน PCS ภายในIntel Stratix 10 ตัวอย่างการออกแบบอีเธอร์เน็ตความหน่วงต่ํา 40G จะส่งคืนค่าที่ไม่ถูกต้อง

    ความละเอียด

    ปัญหานี้ได้รับการกําหนดให้แก้ไขในซอฟต์แวร์ Intel Quartus Prime รุ่นใหม่ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

    Intel® Stratix® 10 GX FPGA
    Intel® Stratix® 10 MX FPGA
    Intel® Stratix® 10 SX SoC FPGA
    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้