ทําไมบัสข้อมูลจึงบิดเบี้ยวด้วย PLL ในโหมดชดเชยที่ซิงโครนัสแหล่งที่มา

ในซอฟต์แวร์ Quartus® II เวอร์ชั่น 6.1 ถึง 7.1 SP1 เมื่อคุณใช้การชดเชยที่ซิงโครนัสแหล่งที่มา ซอฟต์แวร์ Quartus II จะตั้งค่าความล่าช้าของอินพุต-to-register ของ IOE โดยอัตโนมัติสําหรับบิตพาธข้อมูลที่ชดเชยเป็น "0"  อย่างไรก็ตาม การตั้งค่าเริ่มต้นสําหรับการหน่วงเวลา IOE input-to-register สําหรับบิตที่เหลือในบัสข้อมูลเป็นการตั้งค่าสูงสุด ดังนั้นบิตที่ชดเชยจึงมีความล่าช้าของเวลาแตกต่างจากบัสที่เหลือ

หากต้องการดูว่าคุณได้รับผลกระทบจากปัญหานี้หรือไม่ ให้ตรวจสอบการตั้งค่าการหน่วงเวลาในรายงานการคอมไพล์ ในส่วนของ Fitter ในส่วนของทรัพยากร ให้เปิด ข้อมูลสรุปห่วงโซ่ความล่าช้า ตรวจสอบว่าความล่าช้าสําหรับแต่ละบิตในบัสถูกตั้งค่าเป็น "0" หากการตั้งค่าหน่วงเวลาไม่ใช่ศูนย์ ให้ใช้ตัวแก้ไขการมอบหมายเพื่อตั้งค่า "การหน่วงเวลาอินพุตจากพินไปยังการลงทะเบียนอินพุต" เป็น "0" สําหรับบิตบัสที่ได้รับผลกระทบทั้งหมดตามสัญญาณนาฬิกาโดย PLL ในโหมดการชดเชยที่ซิงโครนัสต้นทาง

ปัญหานี้ได้รับการแก้ไขเริ่มต้นด้วยซอฟต์แวร์ Quartus II เวอร์ชั่น 7.2 การชดเชยแบบซิงโครนัสต้นทาง PLL มีผลกับอินพุตทั้งหมดที่ป้อนโดยเอาต์พุตที่ชดเชยของ PLL และคุณไม่จําเป็นต้องเปลี่ยนการตั้งค่าการหน่วงเวลาในการลงทะเบียนอินพุตเพื่อลงทะเบียน