ทําไมฉันจึงเห็นการละเมิดเวลาใน Triple Speed Ethernet IP Core ที่มี...

สิ่งแวดล้อม

Quartus Edition

Intel® Quartus® II Subscription Edition

ค้นพบเวอร์ชัน: 15.0

คำอธิบาย

เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 15.0 คุณอาจเห็นการละเมิดเวลาส่วนต่าง ๆ โดยเฉพาะในการออกแบบคอร์ IP Ethernet Speed Ethernet แบบหลายแชนเนลที่มุ่งเป้าไปที่Arria® V, Arria® 10 , Cyclone® V และตระกูลอุปกรณ์ V Stratix® V

ความละเอียด

หากต้องการแก้ไขปัญหานี้ ให้เพิ่มไฟล์ข้อจํากัดการออกแบบ Synopsys ต่อไปนี้ (.sdc) ข้อจํากัดสําหรับ Fitter ในไฟล์ SDC โครงการของคุณ
ถ้า { [string เท่ากับ "quartus_sta" $::TimeQuestInfo(nameofexecutable)] }

set_min_delay -from [get_keepers {**}] -ไปยัง [get_keepers {**}] 0.0ns

} อื่นๆ {

set_min_delay -from [get_keepers {**}] -ไปยัง [get_keepers {**}]

}

*หมายเหตุ: เพิ่ม "" จาก "0.1ns" เป็น "0.2ns" หากการละเมิดเวลาหยุดทํางานยังคงอยู่

โปรดดู "ตารางที่ 2-2: แนะนํา Quartus II Pin Assignments" ใน คู่มือผู้ใช้ฟังก์ชันเมก้าคอร์อีเธอร์เน็ตความเร็วสามเท่าสําหรับคําแนะนําที่เกี่ยวข้องอื่นๆ

สําหรับ IP TSE ที่มีคุณสมบัติ IEEE 1588v2 ที่เปิดใช้งานและกําหนดเป้าหมายArriaตระกูลอุปกรณ์ V ให้ใช้โปรแกรมแก้ไขต่อไปนี้นอกเหนือจากการแก้ไขปัญหาข้างต้น:
โปรดดาวน์โหลดซอฟต์แวร์ Quartus® II เวอร์ชั่น 15.0 patch 0.14 ที่เหมาะสมจากลิงก์ต่อไปนี้:

มีกําหนดที่จะแก้ไขในซอฟต์แวร์ Quartus II ในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 18 ผลิตภัณฑ์

Intel® Arria® 10 GX FPGA

Arria® V GX FPGA

Cyclone® V GT FPGA

Arria® V GT FPGA

Intel® Arria® 10 SX SoC FPGA

Arria® V GZ FPGA

Cyclone® V E FPGA

Intel® Arria® 10 GT FPGA

Cyclone® V GX FPGA

Arria® V ST SoC FPGA

Arria® V SX SoC FPGA

Cyclone® V SE SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SX SoC FPGA

Stratix® V E FPGA

Stratix® V GS FPGA

Stratix® V GT FPGA

Stratix® V GX FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ทําไมฉันจึงเห็นการละเมิดเวลาใน Triple Speed Ethernet IP Core ที่มี Quartus II v15.0

สิ่งแวดล้อม

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์