ID บทความ: 000075441 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 17/12/2018

เมื่อใช้Intel® FPGA IPอีเธอร์เน็ต 10G MAC ความหน่วงแฝงต่ํา ทําไมจึงใช้avalon_st_rx_pfc_pause_data signal de-assert สําหรับเพียงหนึ่งรอบสัญญาณนาฬิกาหลังจากได้รับคําขอ XON ในการปรับใช้ Flow Control (PFC) ที่ใช้ลําดับความสําคัญ

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® Ethernet 10G MAC ความหน่วงแฝงต่ำ
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เนื่องจากปัญหาซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 18.0 และก่อนหน้า ทําให้ Ethernet 10G MAC Intel® FPGA IP avalon_st_rx_pfc_pause_data signal ของ avalon_st_pfc_pause_data ถูก de-asserted สําหรับรอบสัญญาณนาฬิกาเพียงรอบเดียวหลังจากได้รับคําขอ XON ในการใช้งาน PFC จะมีการยืนยันสัญญาณ avalon_st_rx_pfc_pause_data จนกว่า Pause quanta จะหมดอายุหรือกลายเป็นศูนย์

    ความละเอียด

    ไม่มีวิธีแก้ไขปัญหา

    ปัญหานี้ได้รับการแก้ไขแล้วเริ่มต้นใน Intel® Quartus® Prime Pro เวอร์ชั่น 18.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 3 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA
    Intel® Cyclone® 10 FPGA
    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้