ปัญหาสำคัญ
คำอธิบาย
คุณอาจเห็นคําเตือนที่แสดงด้านบนเนื่องจากการชนกันของโมดูลเมื่อคอมไพล์การออกแบบที่มีหลายอินสแตนซ์ของ Intel® Stratix® 10 E-tile Hard IP สําหรับIntel FPGA IPอีเธอร์เน็ต
เมื่อใช้ E-tile Hard IP สําหรับIntel FPGA IPอีเธอร์เน็ตหลายอินสแตนซ์กับการกําหนดค่าที่แตกต่างกันภายในโครงการ Intel® Quartus® Prime เดียวกัน การออกแบบสามารถคอมไพล์อย่างไม่ถูกต้องซึ่งอาจทําให้เกิดข้อผิดพลาดที่เหมาะสมได้
ผู้ใช้จะเห็นคําเตือนการคอมไพล์เมื่อการตั้งค่าสําหรับโมดูลที่มีชื่อเดียวกันถูกเขียนทับทั้งในการคอมไพล์ Intel Quartus Prime และในระหว่างการคอมไพล์การจําลอง
ความละเอียด
ปัญหานี้ได้รับการกําหนดให้แก้ไขในซอฟต์แวร์ Intel Quartus Prime รุ่นใหม่ในอนาคต