ID บทความ: 000075407 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 09/06/2017

คําเตือน: โหนด: reconfig_clk[0] ถูกระบุว่าเป็นนาฬิกา แต่พบว่าไม่มีการบ้านสัญญาณนาฬิกาที่เกี่ยวข้อง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Standard Edition
  • IP เอฟพีจีเอ Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    คุณอาจเห็นคําเตือนนี้ระหว่างขั้นตอนการวิเคราะห์เวลาแบบคงที่และพอดีในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 17.0 เมื่อรวบรวมการออกแบบด้วยคอร์ IP แบบสแตนด์อโลน JESD204B ที่มุ่งเป้าไปที่อุปกรณ์ Intel® Arria® 10 เนื่องจากข้อเท็จจริงที่ว่า reconfig_clk ไม่มีข้อจํากัดใน IP

    ความละเอียด

    หากต้องการแก้ไขปัญหานี้ ให้กําหนด reconfig_clk ในไฟล์ IP SDC ที่ความถี่ 100 MHz - 125 MHz

    ปัญหานี้แก้ไขได้ตั้งแต่ซอฟต์แวร์ Intel Quartus Prime เวอร์ชั่น 17.0.1

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Arria® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้