ID บทความ: 000075389 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 30/10/2017

ทําไมการเชื่อมต่อ GX PCIe Hard IP Cyclone® 10 GX จึงมีความกว้างลดลง

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • Intel® Arria® 10 Cyclone® 10 Hard IP สำหรับ PCI Express*
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    ปัญหาสำคัญ

    คำอธิบาย

    เมื่อคอร์ Intel® Cyclone® 10 GX PCIe Hard IP ได้รับลําดับการฝึกอบรม TS2 ระหว่างสถานะ Polling.Config จะไม่รับประกันการกลับหัวขั้วเลนอัตโนมัติ การเชื่อมต่ออาจฝึกฝนให้มีความกว้างของการเชื่อมต่อน้อยกว่าที่คาดไว้ หรืออาจฝึกไม่สําเร็จ ซึ่งอาจส่งผลต่อการกําหนดค่าด้วยความเร็วและความกว้างของ PCIe ใดๆ

    รองรับการกลับขั้วของเลนอัตโนมัติเมื่อCyclone 10 GX PCIe Hard IP รับลําดับการฝึกอบรม TS1 ในระหว่างสถานะ Polling.Active

    วิธีแก้ไข

    สําหรับระบบปิดที่คุณควบคุมปลายทั้งสองด้านของลิงก์ PCIe ออกแบบบอร์ดที่ไม่มีขั้วต่อเลนระหว่าง Cyclone 10 GX PCIe Hard IP และพาร์ทเนอร์ลิงก์ หากการออกแบบบอร์ดเสร็จสิ้นแล้วด้วยการย้อนกลับขั้วเลน ให้ใช้ Automatic Lane Polarity Inversion Soft IP ใน Quartus® Prime เวอร์ชั่น 17.1 หรือเวอร์ชันที่ใหม่กว่า

    สําหรับระบบเปิดที่คุณไม่ได้ควบคุมปลายทั้งสองด้านของลิงก์ PCIe ให้ใช้การแก้ไขปัญหา Automatic Lane Polarity Inversion Soft IP ใน Quartus® Prime เวอร์ชั่น 17.1 หรือเวอร์ชันที่ใหม่กว่า IP แบบซอฟต์นี้ไม่รองรับ Gen1x1 Cycloneการกําหนดค่า 10 GX PCIe Hard IP การกําหนดค่าผ่านโปรโตคอลหรือโหมด Hard IP อัตโนมัติ

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Cyclone® 10 GX FPGA

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้