ID บทความ: 000075373 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/12/2017

ทําไมการออกแบบตัวอย่าง IP Stratix 10 JESD204B จึงล้มเหลวเมื่อใช้ ModelSim SE เวอร์ชั่น 10.5c

สิ่งแวดล้อม

  • Intel® Quartus® Prime Pro Edition
  • IP เอฟพีจีเอ Intel® JESD204B
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    การจําลองการออกแบบตัวอย่าง Intel® Stratix® 10 JESD204B ที่เกิดขึ้นในซอฟต์แวร์ Intel® Quartus® Prime เวอร์ชั่น 17.1.1 หรือก่อนหน้าอาจล้มเหลวเมื่อทําการจําลองที่ความละเอียด 1ps usng ModelSim SE เวอร์ชั่น 10.5c

    ความละเอียด

    ในการแก้ไขปัญหานี้ ให้ถอดความละเอียด 1ps ออกจากบรรทัดคําสั่ง vsim โดยการลบ '-t ps' ออกจากคําสั่ง vsim ใน modelsim ทําไฟล์ msim_setup.tcl

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

    Intel® Stratix® 10 FPGA และ SoC FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้