คำอธิบาย
ในเครื่องคํานวณการกําหนดค่าลูปแบบล็อกเฟส (PLL) สําหรับอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V การตั้งค่าแบนด์วิดธ์ PLL เป็นเสี้ยวหนึ่งจะถูกกําหนดเป็น "ต่ํา" ไม่สามารถแก้ไขการตั้งค่าแบนด์วิดธ์ในเครื่องคํานวณได้ เนื่องจากค่า Jitter ในเอกสารข้อมูลจะครอบคลุม PLL แบบเศษส่วนที่มีแบนด์วิดธ์ต่ําเท่านั้น
ความละเอียด
หากคุณต้องการกําหนดค่าการตั้งค่าแบนด์วิดท์ PLL เป็น "สูง" เป็น "สูง" ให้เรียกใช้ตัวแก้ไขพารามิเตอร์ PLL Intel FPGA IP และป้อนการตั้งค่าแบนด์วิดธ์พร้อมกับการตั้งค่าตัวนับที่จําเป็น สร้างไฟล์ MIF และค้นหาการตั้งค่าบิตในไฟล์ MIF นี้