ID บทความ: 000075135 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 12/09/2012

ทําไมลิงก์ Stratix V PCI Express Gen1/2 ของฉันจึงไม่สามารถฝึกฝนได้อย่างถูกต้อง

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

เนื่องจากการตั้งค่า PMA ที่ไม่เหมาะสมสําหรับการออกแบบ Gen1 และ Gen2 ในคอร์ Stratix® V PCI Express® Hard IP Core คุณอาจประสบปัญหากับการเชื่อมต่อ PCI Express ของคุณล้มเหลวในการฝึกอบรมไปยังสถานะ L0 อย่างถูกต้องและอาจสังเกตได้ว่า LTSSM สลับระหว่าง 0,1,2,4,0,1,2,4....

ความละเอียด

ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชัน 12.0 DP2 และใหม่กว่า  โปรดดูลิงก์ต่อไปนี้สําหรับคําแนะนําในการติดตั้ง Device Patch (DP):

http://www.altera.com/support/kdb/solutions/rd06202012_726.html

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Stratix® V GX FPGA
Stratix® V GT FPGA

1

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้