คำอธิบาย
สามารถตั้งค่าอินเทอร์เฟซ LVDS I/O ความเร็วสูง Intel® Stratix® 10 FPGAเป็นอัตราข้อมูลหรือการเปลี่ยนเฟสได้ แต่เฉพาะเมื่อมีการเลือกตัวเลือก ใช้ PLL ภายนอก ในโปรแกรมแก้ไขพารามิเตอร์คอร์ LVDS SERDES Intel® FPGA IPเท่านั้น หากไม่ได้เลือกตัวเลือกนี้ การเปลี่ยนอัตราข้อมูลหรือการเปลี่ยนเฟสอาจทําให้วงจร Dynamic Phase Alignment (DPA) ไม่สามารถล็อกได้ แม้ว่าจะเป็นไปตามลําดับการรีเซ็ตและเริ่มต้นที่ถูกต้องก็ตาม
ความละเอียด
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับโหมดใช้ PLL ภายนอก โปรดดูคู่มือผู้ใช้ LVDS I/O ความเร็วสูง Intel® Stratix® 10 รายการ หัวข้อ 3.1.7
สําหรับข้อมูลเพิ่มเติมเกี่ยวกับลําดับการรีเซ็ตและการเตรียมใช้งาน โปรดดู ที่ คู่มือผู้ใช้ LVDS I/O ความเร็วสูง Intel® Stratix® 10 ส่วนที่ 4.2.2