ID บทความ: 000075095 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 25/03/2013

ช่วงความถี่สําหรับออสซิลเลเตอร์ภายในการกําหนดค่า DCLK ในอุปกรณ์ Cyclone® IV คืออะไร

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คู่มืออุปกรณ์ Cyclone® IV ไม่มีช่วงความถี่สําหรับออสซิลเลเตอร์ภายในที่ได้รับเอาต์พุต DCLK ในโหมดการกําหนดค่า Active Serial (AS) และ Active Parallel (AP)

ตารางด้านล่างประกอบด้วยช่วงสําหรับตัวเลือกความถี่ทั้งสอง:

ออสซิเลเตอร์ขั้น ต่ำทั่ว ไปสูง สุดหน่วย
40 MHz203040Mhz
20 MHz101520Mhz

 

 

ความละเอียด

ข้อมูลนี้รวมอยู่ในคู่มืออุปกรณ์ Cyclone® IV เวอร์ชั่นล่าสุด

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

Cyclone® IV GX FPGA
Cyclone® IV E FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้