ID บทความ: 000074947 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 21/02/2014

เป็นไปได้หรือไม่ที่จะเปิดใช้งานหรือปิดใช้งานเครือข่าย Global Clock (GCLK) หรือ Regional Clock (RCLK) แบบไดนามิกที่ขับเคลื่อน fPLL ในอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    ไม่ ไม่สามารถเปิดใช้งานหรือปิดใช้งานเครือข่าย Global Clock (GCLK) หรือ Regional Clock (RCLK) แบบไดนามิกที่ขับเคลื่อน fPLL ในอุปกรณ์ Stratix® V, Arria® V หรือ Cyclone® V

    อย่างไรก็ตาม เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 13.1 และก่อนหน้า หากคุณใช้สัญญาณเปิดใช้งานบนบล็อกการควบคุมนาฬิกาที่ขับเคลื่อน fPLL การคอมไพล์จะไม่ล้มเหลว

     

    ความละเอียด

    เวอร์ชันในอนาคตของซอฟต์แวร์ Quartus II มีกําหนดที่จะสร้างข้อความแสดงข้อผิดพลาด/คําเตือนเมื่อคุณใช้สัญญาณเปิดใช้งานบนบล็อกการควบคุมสัญญาณนาฬิกาที่ขับเคลื่อน fPLL

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 15 ผลิตภัณฑ์

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Arria® V SX SoC FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Cyclone® V E FPGA
    Stratix® V E FPGA
    Cyclone® V SE SoC FPGA
    Arria® V GT FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้