ID บทความ: 000074903 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 11/09/2012

ทําไมการกําหนดค่า PLL ใหม่ให้ผลลัพธ์ที่ไม่ถูกต้องในเอาต์พุตสัญญาณนาฬิกาของฉัน

สิ่งแวดล้อม

BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย ตั้งแต่ซอฟต์แวร์ Quartus II เวอร์ชั่น 4.2 ความพอดีอาจกําหนดเส้นทางสัญญาณนาฬิกาเอาต์พุต PLL จากที่ต่างกัน ตัวนับที่ตัวออกแบบระบุเพื่อปรับปรุงการกําหนดเส้นทาง ตัวอย่างเช่น นาฬิกาที่เชื่อมต่อกับพอร์ต C0 ในการออกแบบอาจไม่เชื่อมต่อกับตัวนับ C0 (อาจมีการกําหนดเส้นทางไปยังตัวนับ C2 เนื่องจากอาจ ปรับปรุงความสามารถในการกําหนดเส้นทางการออกแบบ) ในกรณีดังกล่าว ไฟล์ PLL scan chain ที่ใช้สําหรับการกําหนดค่า PLL ใหม่อาจไม่สามารถระบุเป้าหมายตัวนับที่ถูกต้อง ไฟล์อาจกําหนดค่าตัวนับ C0 ใหม่ตามที่ผู้ออกแบบวางแผนไว้ แต่ตัวนับ C2 คือตัวที่เชื่อมต่อกับสัญญาณนาฬิกาขาออก จากนั้นนาฬิกา C2 จะได้รับการกําหนดค่าใหม่ด้วยการตั้งค่าที่แตกต่างจากที่ต้องการ ซึ่งอาจเกิดผลลัพธ์ที่ไม่สามารถคาดเดาได้

ตั้งค่าตัวเลือกตรรกะPRESERVE_PLL_COUNTER_ORDERเป็น เปิด สําหรับ PLL นั้น หรือผู้ออกแบบสามารถตรวจสอบได้ การใช้ PLL ในไฟล์รายงานการคอมไพล์และปรับไฟล์ Scan Chain การกําหนดค่าใหม่เพื่อกําหนดเป้าหมาย ตัวนับที่เลือกโดย Quartus II

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 1 ผลิตภัณฑ์

Stratix® II FPGA

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้