คู่มือผู้ใช้ D่อ LVDS SERDES Intel® FPGA IP ที่อธิบายไว้ในส่วน LVDS SERDES การตั้งค่า IP Core PLL, ตารางที่ 10 แท็บการตั้งค่า PLL:
" ตัวเลือกนี้ให้คุณเข้าถึงนาฬิกาที่มีอยู่ทั้งหมดจาก PLL และใช้คุณสมบัติ PLL ขั้นสูง เช่น การสลับสัญญาณนาฬิกา ค่าที่ตั้งไว้ล่วงหน้าของแบนด์วิดธ์ ขั้นตอนเฟสแบบไดนามิก และการกําหนดค่าใหม่แบบไดนามิก"
อย่างไรก็ตาม เนื่องจากปัญหาในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 19.4 คุณอาจเห็นข้อความแสดงข้อผิดพลาดต่อไปนี้:
ข้อผิดพลาด(18694): นาฬิกาอ้างอิงบน PLL "external_pll|external_pll|altera_iopll_i|c10gx_pll|iopll_inst" ซึ่งป้อนอินสแตนซ์ IP LVDS SERDES Altera จะไม่ถูกขับเคลื่อนด้วยพินนาฬิกาอ้างอิงเฉพาะจากธนาคารเดียวกัน ใช้พินนาฬิกาอ้างอิงเฉพาะเพื่อรับประกันว่าได้ตามข้อมูลจําเพาะอัตราข้อมูลสูงสุดของ LVDS SERDES IP
ปัญหานี้ได้รับการแก้ไขในซอฟต์แวร์ Intel® Quartus® Prime Pro Edition เวอร์ชั่น 20.1