ID บทความ: 000074818 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/01/2016

ฉันสามารถรันการจําลอง VHDL สําหรับการออกแบบ Root Port Avalon-MM ภายใต้ NCSim ได้หรือไม่

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • PCI Express*
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เมื่อคุณพยายามคอมไพล์พอร์ต PCI® Express Hard IP Root VHDL ที่สร้างขึ้นอัตโนมัติโดยใช้ NCSim คุณอาจเห็นข้อผิดพลาดดังต่อไปนี้:

    ncvhdl_p: *E, EXPTYP (./. pcie_tb/การจําลอง/pcie_tb.vhd,1459|10):

    ncelab: *F, EVNMRA: เอนทิตีที่ระบุ \'WORK PCIE_TB\' ไม่มีสถาปัตยกรรม

    ความละเอียด

    ไม่รองรับการจําลอง VHDL สําหรับตัวแปร Root Port ภายใต้ NCSim

    ไม่ได้รับการกําหนดเวลาให้ได้รับการแก้ไขในซอฟต์แวร์ Quartus® ในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 12 ผลิตภัณฑ์

    Stratix® V GT FPGA
    Stratix® V GS FPGA
    Arria® V GZ FPGA
    Cyclone® V ST SoC FPGA
    Arria® V ST SoC FPGA
    Arria® V GX FPGA
    Arria® V GT FPGA
    Cyclone® V SX SoC FPGA
    Cyclone® V GT FPGA
    Stratix® V GX FPGA
    Cyclone® V SE SoC FPGA
    Cyclone® V GX FPGA

    ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

    ติดต่อฝ่ายสนับสนุน

    คำประกาศสิทธิ์

    1

    การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้