ฉันจะกําหนดเฟส Shift และรอบการทํางานสําหรับนาฬิกาที่ต้องการได้อย่างไร...

คำอธิบาย

คุณสามารถระบุเฟสชิปและรอบการทํางานสําหรับนาฬิกาที่จําเป็นเมื่อใช้ALTLVDS_RXและALTLVDS_TXในโหมด PLL ภายนอกโดยรวบรวมการออกแบบตัวอย่างด้วยALTLVDS_RXหรือALTLVDS_TXโดยใช้ PLL ภายในก่อน ใช้การตั้งค่าที่ซอฟต์แวร์ Quartus® II ใช้เพื่อกําหนด PLL ภายในในการออกแบบตัวอย่างเป็นการตั้งค่าที่คุณป้อนใน PLL ภายนอก

หากต้องการตรวจสอบการตั้งค่า PLL ในรายงาน Fitter ให้ขยายส่วน ทรัพยากร แล้วขยายการใช้งาน PLL รายงานจะแสดงรอบหน้าที่ การเปลี่ยนเฟส และความถี่นาฬิกาสําหรับแต่ละนาฬิกาที่จําเป็นสําหรับอินเทอร์เฟซALTLVDS_RXและALTLVDS_TX จากนั้นคุณสามารถใช้พารามิเตอร์เหล่านี้สําหรับการตั้งค่า PLL ภายนอกในการออกแบบของคุณ

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 41 ผลิตภัณฑ์

Cyclone® FPGA

Stratix® V GX FPGA

Stratix® V GT FPGA

Stratix® V GS FPGA

Cyclone® V FPGA และ SoC FPGA

Cyclone® IV FPGA

Stratix® V FPGA

Stratix® IV FPGA

Stratix® III FPGA

Stratix® II FPGA

เอฟพีจีเอ Stratix®

Arria® V FPGA และ SoC FPGA

Arria® II FPGA

Arria® GX FPGA

Cyclone® III FPGA

Cyclone® II FPGA

อุปกรณ์ HardCopy™ IV E ASIC

อุปกรณ์ HardCopy™ III ASIC

Cyclone® V SX SoC FPGA

Cyclone® V ST SoC FPGA

Cyclone® V SE SoC FPGA

Cyclone® V GX FPGA

Cyclone® V GT FPGA

อุปกรณ์ HardCopy™ IV GX ASIC

Stratix® V E FPGA

Stratix® IV GX FPGA

Stratix® IV GT FPGA

Stratix® IV E FPGA

Stratix® II GX FPGA

เอฟพีจีเอ Stratix® GX

Cyclone® V E FPGA

Cyclone® IV GX FPGA

Cyclone® IV E FPGA

Arria® V SX SoC FPGA

Arria® V ST SoC FPGA

Cyclone® III LS FPGA

Arria® V GZ FPGA

Arria® V GX FPGA

Arria® V GT FPGA

Arria® II GZ FPGA

Arria® II GX FPGA

เลือกภาษาของคุณ

ใช้งานการค้นหาของ Intel.com

ลิงค์ด่วน

การค้นหาล่าสุด

ค้นหาขั้นสูง

ค้นหาเฉพาะใน

ฉันจะกําหนดเฟส Shift และรอบการทํางานสําหรับนาฬิกาที่ต้องการได้อย่างไร หากฉันใช้ALTLVDS_RXและALTLVDS_TXในโหมด PLL ภายนอก

สิ่งแวดล้อม

บทความที่เกี่ยวข้อง

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

คำประกาศสิทธิ์