ID บทความ: 000074551 ประเภทข้อมูล: ข้อความแสดงข้อผิดพลาด การตรวจสอบครั้งล่าสุด: 03/10/2012

คําเตือน (*): ตัวกรองที่ละเว้น: ไม่สามารถจับคู่sv_reconfig_pma_testbus_clkกับนาฬิกาได้

สิ่งแวดล้อม

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    คำอธิบาย

    เนื่องจากปัญหาในซอฟต์แวร์ Quartus® II เวอร์ชั่น 12.0sp2 และก่อนหน้า คุณอาจเห็นคําเตือนนี้ระหว่างการปรับพอดี (สถานที่ & เส้นทาง) หากการออกแบบของคุณมีคอนโทรลเลอร์การกําหนดค่าตัวรับส่งสัญญาณAltera®หลายตัว

    ความละเอียด

    การแก้ไขปัญหานี้ เพิ่มข้อจํากัด "create_generated_clock" ใหม่สําหรับตัวควบคุมการกําหนดค่าตัวรับส่งสัญญาณใหม่แต่ละตัวที่ละเลยข้อจํากัด "sv_reconfig_pma_testbus_clk" ควรเพิ่มข้อจํากัดใหม่ไปยังไฟล์ SDC ของผู้ใช้ ต่อไปนี้เป็นตัวอย่างสําหรับคอนโทรลเลอร์การกําหนดค่าใหม่สองตัวที่มีชื่อว่า INST_A และ INST_B

    create_generated_clock -name sv_reconfig_pma_testbus_clk_A -source [get_pins -compatibility_mode -no_duplicates INST_A*|basic|s5|reg_init[0]|clk] -divide_by 1 [ get_registers INST_A*sv_xcvr_reconfig_basic:s5|*alt_xcvr_arbiter:pif*|*grant*]

    create_generated_clock -name sv_reconfig_pma_testbus_clk_B -source [get_pins -compatibility_mode - no_duplicates-INST_B*|basic|s5|reg_init[0]|clk] -divide_by 1 [ get_registers INST_B*sv_xcvr_reconfig_basic:s5|*alt_xcvr_arbiter:pif*|*grant*]

    ปัญหานี้ได้รับการกําหนดเวลาให้แก้ไขในซอฟต์แวร์ Quartus II เวอร์ชันในอนาคต

    ผลิตภัณฑ์ที่เกี่ยวข้อง

    บทความนี้จะนำไปใช้กับ 2 ผลิตภัณฑ์

    Stratix® V GS FPGA
    Stratix® IV GX FPGA

    เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้