ID บทความ: 000074492 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 06/05/2016

Hard IP สําหรับ PCI Express สําหรับอินเทอร์เฟซ Avalon-MM ที่รองรับ DMA ไม่เสร็จสมบูรณ์หรือไม่

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    DMA
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย เมื่อ Hard IP สําหรับโมดูล PCI Express® Read DMA ได้รับการดําเนินการที่ไม่เป็นระเบียบ DMA สามารถตั้งค่าสถานะสัญญาณการเสร็จสมบูรณ์ของตัวอธิบายเร็วเกินไปก่อนที่ธุรกรรมที่ค้างอยู่ทั้งหมดจะเสร็จสมบูรณ์
ความละเอียด ปัญหานี้จะได้รับการแก้ไขในซอฟต์แวร์ Quartus® II เวอร์ชันในอนาคต

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 5 ผลิตภัณฑ์

Stratix® V GT FPGA
Arria® V GZ FPGA
Stratix® V E FPGA
Stratix® V GS FPGA
Stratix® V GX FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้