คำอธิบาย
HDL เกิดขึ้นเสมอเมื่อ Verilog ใช้ในการสังเคราะห์ สําหรับการจําลองเราสร้างโมเดลจําลองของ _phy.vho สําหรับผู้ใช้ VHDL
ตั้งแต่ซอฟต์แวร์ Quartus II เวอร์ชั่น 7.2 แท็บการจําลองใน IP Megawizard ไม่มีตัวเลือกสําหรับภาษาเมื่อสร้างแบบจําลองการจําลอง แบบจําลองการจําลองถูกสร้างขึ้นในภาษาเดียวกับไฟล์ระดับบนสุด