Postamble Calibration Scheme ใน Sequencer ละเมิดเวลา

สําหรับอินเทอร์เฟซหน่วยความจํา DDR ที่มีความถี่ต่ํา รูปแบบการปรับเทียบในตัวจัดลําดับละเมิดหน่วยความจํารีเฟรช พารามิเตอร์การกําหนดเวลา ละเมิดข้อมูลจําเพาะของ JEDEC

ปัญหานี้มีผลต่อการออกแบบทั้งหมดด้วยคอนโทรลเลอร์ DDR SDRAM โดยใช้ ความถี่และอุปกรณ์ต่อไปนี้:

• ความถี่ระหว่าง 110 และ 120 MHz สําหรับ Arria II อุปกรณ์ GX
• ความถี่ระหว่าง 100 และ 110 MHz สําหรับอุปกรณ์ Stratix II
• ความถี่ต่ํากว่า 133 MHz สําหรับStratix III และStratix อุปกรณ์ IV

การออกแบบของคุณไม่สามารถจําลองได้

ลดความหน่วงแฝงของการรับส่งข้อมูลเบื้องต้นโดยดําเนินการดังนี้ ขั้น ตอน:

1. เปิดไฟล์ _phy_alt_mem_phy.v
2. ค้นหาพารามิเตอร์POSTAMBLE_INITIAL_LAT
3. ลบเพียงไม่กี่รอบจากค่าปัจจุบัน

ปัญหานี้จะได้รับการแก้ไขในเวอร์ชันในอนาคตของ DDR SDRAM คอนโทรลเลอร์ที่ใช้ ALTMEMPHY IP