ID บทความ: 000074387 ประเภทข้อมูล: การแก้ไขปัญหา การตรวจสอบครั้งล่าสุด: 20/08/2013

คุณอาจพบข้อผิดพลาดนี้ในอุปกรณ์รับส่งสัญญาณ Stratix® V และ Arria® V GZ หากคุณไม่ได้เชื่อมต่อพอร์ตoutclk_0ของตัวรับส่งสัญญาณ PLL กับพอร์ตอินพุตext_pll_clkของตัวรับส่งสัญญาณ Native PHY เมื่ออยู่ในโหมด PLL ภายนอก

สิ่งแวดล้อม

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
คำอธิบาย

คุณอาจพบข้อผิดพลาดด้านล่างในอุปกรณ์รับส่งสัญญาณ Stratix® V และ Arria® V GZ หากคุณไม่ได้เชื่อมต่อพอร์ตoutclk_0ของตัวรับส่งสัญญาณ PLL กับพอร์ตอินพุตext_pll_clkของตัวรับส่งสัญญาณ Native PHY เมื่ออยู่ในโหมด PLL ภายนอก

 

ข้อผิดพลาด: โหนด Clock Divider 'inst|altera_xcvr_native_sv:txcvr_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma |sv_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch:tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'CLKCDRLOC'

ผลิตภัณฑ์ที่เกี่ยวข้อง

บทความนี้จะนำไปใช้กับ 4 ผลิตภัณฑ์

Stratix® V GT FPGA
Stratix® V GX FPGA
Arria® V GZ FPGA
Stratix® V GS FPGA

1

ต้องการความช่วยเหลือเพิ่มเติมหรือไม่?

ติดต่อฝ่ายสนับสนุน

คำประกาศสิทธิ์

1

การโพสต์และการใช้เนื้อหาในเว็บไซต์นี้ทั้งหมดอยู่ภายใต้ข้อกำหนดการใช้งานของ Intel.com

เนื้อหาในหน้านี้เป็นการผสมผสานระหว่างการแปลเนื้อหาต้นฉบับภาษาอังกฤษโดยมนุษย์และคอมพิวเตอร์ เนื้อหานี้จัดทำขึ้นเพื่อความสะดวกของคุณและเพื่อเป็นข้อมูลทั่วไปเท่านั้นและไม่ควรอ้างอิงว่าสมบูรณ์หรือถูกต้อง หากมีความขัดแย้งใด ๆ ระหว่างเวอร์ชันภาษาอังกฤษของหน้านี้กับคำแปล เวอร์ชันภาษาอังกฤษจะมีผลเหนือกว่าและควบคุม ดูเวอร์ชันภาษาอังกฤษของหน้านี้