คุณอาจพบข้อผิดพลาดด้านล่างในอุปกรณ์รับส่งสัญญาณ Stratix® V และ Arria® V GZ หากคุณไม่ได้เชื่อมต่อพอร์ตoutclk_0ของตัวรับส่งสัญญาณ PLL กับพอร์ตอินพุตext_pll_clkของตัวรับส่งสัญญาณ Native PHY เมื่ออยู่ในโหมด PLL ภายนอก
ข้อผิดพลาด: โหนด Clock Divider 'inst|altera_xcvr_native_sv:txcvr_top_inst|sv_xcvr_native:gen_native_inst.xcvr_native_insts[0].gen_bonded_group_native.xcvr_native_inst|sv_pma:inst_sv_pma|sv_tx_pma |sv_pma:tx_pma.sv_tx_pma_inst|sv_tx_pma_ch:tx_pma_insts[0].sv_tx_pma_ch_inst|tx_pma_ch.tx_cgb' ไม่ได้เชื่อมต่ออย่างถูกต้องบนพอร์ต 'CLKCDRLOC'